原文標題：IBM and Siemens Collaborate on Research to Advance Nanostack Architecture

IBM 與 Siemens 在 10 月 14 日宣布展開半導體研究合作，目標是推進 IBM 今年稍早公布的 nanostack 電晶體架構。兩家公司分別投入半導體元件研發，以及電子設計自動化（EDA）、製程模擬、微影最佳化與先進製造軟體能力，讓新架構更容易在設計階段評估實際製程問題。

IBM 將 nanostack 描述為三維奈米片設計：以垂直堆疊且彼此錯位的電晶體增加單位面積的元件密度，而非僅依賴平面微縮。官方指出，現有 7 埃節點架構的目標密度接近指甲大小空間容納 1,000 億顆電晶體；各堆疊層也可採用不同材料組合，分別調整效能與耗電表現。這是官方對架構的技術描述，不應等同已上市晶片的量產密度。

IBM 表示今年已展示 nanostack 的可行性，但距離大規模製造仍需要進一步進展。此次合作將建立先進虛擬模型，研究不同結構的效能、設計最佳化與製程限制，並發展適用於現有 7 埃節點以後世代的模擬及微影技術。

兩家公司認為，若能在實際製作晶片之前，透過軟體辨識複雜三維結構的製造障礙，便可能縮短研究週期並降低試作反覆成本。公告也提到能源效率、運算效能與 SRAM 縮放的潛力，但沒有提供已量產產品的效能、良率或成本數字。

這項合作將研究中的元件物理與 EDA 工具銜接，重點是建立通往可製造性與可擴展性的技術基礎，而非宣布即將出貨的處理器或記憶體產品。

發生了什麼事

IBM 與 Siemens 結合元件設計及 EDA 模擬技術，合作推進三維 nanostack 電晶體的後續研究與製程最佳化。

為什麼重要

當傳統微縮面臨物理與製造限制，三維堆疊的可設計性、可模擬性及微影精度，將影響未來先進邏輯晶片的實用性。

影響哪些人

半導體製造商、EDA 軟體供應商、晶片架構研發團隊，以及關注 AI 晶片功耗與未來先進製程的產業人士。

已確認與未確認

已確認雙方合作領域、研究目標及 IBM 對 nanostack 的現有展示；官方未公布量產時程、商業產品、良率、成本或實測效能比較。