Lam Research 10 月 27 日宣布擴大與比利時半導體研究機構 imec 的長期合作，新增兩個共同研發方向：提高下一代 3D 整合技術的可製造性，以及在 High-NA EUV 微影環境中推進 Aether 乾式光阻平台。雙方將整合 Lam 的沉積與蝕刻技術，以及 imec 的先進製程整合研究環境。
3D 整合與先進封裝研究涵蓋厚介電層沉積、非對稱應力補償、晶圓邊緣沉積、電漿切割，以及封裝製程驗證。未來記憶體技術則包含新型電荷捕捉材料、多層精密沉積、高深寬比通道蝕刻、深層記憶體接點與低電阻互連。
在 High-NA EUV 圖案化方面，Aether 乾式光阻的研究重點包括解析度、感光靈敏度、焦深與隨機缺陷控制。團隊也研究以 Aether 製作更小間距的釕金屬直接蝕刻互連，目標是降低多重圖案化的複雜度，改善未來邏輯製程的可製造性。
Lam 指出，先前聯合研究已完成單次曝光的 High-NA EUV 圖案化，針對小於 20 奈米的釕金屬直接蝕刻互連，在 20 奈米間距測試中，對橋接缺陷敏感的 fork 結構達到 100% 電性良率，對斷線敏感的 meander 結構則超過 90%。這些是特定研究測試結構的結果，不能推論整片量產晶圓的最終良率。
Aether 與 Lam 的 Akara 蝕刻系統、Striker 原子層沉積產品，均被定位為支援未來 GAA 與 CFET 電晶體架構的製程技術。公告沒有提供共同研發的量產時間、客戶名單或商業導入價格。
發生了什麼事
Lam 與 imec 將 3D 整合及 Aether 乾式光阻列為新合作項目，並公布 High-NA EUV 研究測試成果。
為什麼重要
先進晶片的效能提升同時依賴封裝、記憶體、微影與互連技術，研究旨在降低從實驗室轉向量產的難度。
影響哪些人
晶圓代工廠、記憶體製造商、設備工程師及先進封裝研發團隊會關注後續製程成熟度。
已確認與未確認
已確認合作範圍及 20 奈米間距測試結構的電性結果；實際量產導入、全面良率及客戶時程尚未公布。
